什么是芯片設(shè)計(jì)概述

      本文將從芯片設(shè)計(jì)一次性成功和設(shè)計(jì)工具展開講述，設(shè)計(jì)過程包括：前端設(shè)計(jì)、后端設(shè)計(jì)和設(shè)計(jì)驗(yàn)證。下面將開始講述芯片設(shè)計(jì)概述。

　　由于成本提高和產(chǎn)品周期縮短，芯片開發(fā)者正致力于芯片設(shè)計(jì)的一次性成功。在芯片的設(shè)計(jì)過程中，制造商正在使用一些方法幫助設(shè)計(jì)者理解和實(shí)現(xiàn)面向制造(DFM)的設(shè)計(jì)技術(shù)。他們具備芯片效果、工藝細(xì)節(jié)、制造成本方面的知識(shí)，能夠給設(shè)計(jì)者提供指導(dǎo)，幫助設(shè)計(jì)者提高產(chǎn)量并降低芯片成本。
　　芯片設(shè)計(jì)一次性成功的重要性
　　隨著工藝技術(shù)的進(jìn)步，芯片的制造成本提高了。每一次工藝結(jié)點(diǎn)的換代升級(jí)會(huì)帶來更高密度和更高性能IC的產(chǎn)生，同時(shí)導(dǎo)致掩膜成本的增加。
　　延長光學(xué)平版印刷壽命需要使用光學(xué)模式校正、光學(xué)近似檢查(OPC)，以及深亞微米工藝的移相掩膜(PSM)裝置。這導(dǎo)致產(chǎn)生了針對180nm以下工藝(特別是對于定義最小特征尺寸的掩膜層)的非常復(fù)雜的光掩膜技術(shù)。隨著工藝結(jié)點(diǎn)變小，晶圓加工和EDA工具的成本、設(shè)計(jì)復(fù)雜IC所需的時(shí)間也隨之增加。
　　掩膜和設(shè)計(jì)成本的提高，使得對于復(fù)雜的芯片設(shè)計(jì)，其SoC的NRE費(fèi)用達(dá)到數(shù)百萬美元。逐步增加的NRE成本使得“盈虧平衡點(diǎn)”芯片量(芯片開發(fā)者能夠補(bǔ)償NRE支出的芯片量)達(dá)到更高的層次。這也給芯片制造商(同樣包括集成設(shè)備制造商)帶來了降低設(shè)計(jì)成本和減少設(shè)計(jì)重復(fù)的巨大 
壓力。由于消費(fèi)產(chǎn)品領(lǐng)域(比如數(shù)字照相機(jī)、MP3播放器和蜂窩電話)嚴(yán)峻的競爭形勢，縮短產(chǎn)品上市時(shí)間也迫使設(shè)計(jì)者努力保證芯片設(shè)計(jì)首次成功。這種成功對于很多產(chǎn)品的盡快上市是非常重要的，否則，可能意味著芯片制造商將失去該類產(chǎn)品的芯片市場份額。
　　致力于芯片設(shè)計(jì)一次性成功
　　說明芯片設(shè)計(jì)一次性成功的必要性是容易的，難的是怎樣達(dá)到這個(gè)目標(biāo)。有很多因素影響芯片設(shè)計(jì)一次性成功，包括設(shè)計(jì)工具、設(shè)計(jì)方法學(xué)、單元庫、硅IP或內(nèi)核、芯片的測試。你需要考慮所有這些因素，確定如何用最少設(shè)計(jì)時(shí)間和費(fèi)用獲得成功芯片設(shè)計(jì)的最佳方法。
　　在基于IP的設(shè)計(jì)中，獲得芯片設(shè)計(jì)一次性成功的關(guān)鍵因素是建立芯片制造商和IP提供商之間的全面合作，特別是當(dāng)芯片設(shè)計(jì)者接近關(guān)鍵的、面向生產(chǎn)的設(shè)計(jì)階段時(shí)。ARM代工計(jì)劃是一種創(chuàng)新的商業(yè)模式，它允許半導(dǎo)體設(shè)計(jì)公司獲得ARM處理器技術(shù)用于先進(jìn)的SoC解決方案的設(shè)計(jì)和制造。它也有利于半導(dǎo)體設(shè)計(jì)公司和芯片制造商的第三方合作伙伴，使他們加速基于ARM內(nèi)核設(shè)計(jì)的上市時(shí)間，也使得OEM廠商在不接觸制作設(shè)備的情況下，直接使用被認(rèn)可的ARM半導(dǎo)體工藝。
　　另一方面，越來越多的工程師在使用經(jīng)認(rèn)可的硅驗(yàn)證分類、經(jīng)產(chǎn)品證明的特定代工IP，這正是TSMC設(shè)計(jì)服務(wù)IP聯(lián)盟的支柱產(chǎn)品。TSMC的設(shè)計(jì)支持包含了由經(jīng)驗(yàn)豐富的IC設(shè)計(jì)中心組成的全球性網(wǎng)絡(luò)，保證了設(shè)計(jì)者能夠正確使用TSMC的IP產(chǎn)品。它由TSMC的驗(yàn)證程序支持，保證了用戶在拿到IP之前，期望的所有IP已經(jīng)在實(shí)際的硅片上被證明正確。在TSMC硅片上的內(nèi)核驗(yàn)證保證了用戶把最好的設(shè)計(jì)經(jīng)驗(yàn)、最容易的設(shè)計(jì)復(fù)用和最快速的IP整合到全部設(shè)計(jì)中。特定市場的、硅片驗(yàn)證的IP包括來自于領(lǐng)先的IP庫和SIP提供商的處理器內(nèi)核、DSP引擎、專用I/O和混合信號(hào)功能，它們適用于計(jì)算機(jī)、消費(fèi)電子和通信領(lǐng)域。
　　TSMC在現(xiàn)行的產(chǎn)品中為用戶提供5種ARM內(nèi)核，這5種內(nèi)核包括ARM7TDMI內(nèi)核、ARM926EJ內(nèi)核、ARM922T內(nèi)核、ARM946E內(nèi)核和ARM 1022E內(nèi)核。這種廣泛的選擇給用戶提供了一個(gè)通過ARM代工計(jì)劃直接升級(jí)ARM內(nèi)核到最新微處理器技術(shù)的途徑。
　　設(shè)計(jì)工具
　　一套好的EDA工具對芯片設(shè)計(jì)是非常重要的。從頂層來看，這些工具包含了芯片開發(fā)的三個(gè)領(lǐng)域：前端設(shè)計(jì)、后端設(shè)計(jì)和設(shè)計(jì)驗(yàn)證。
　　前端設(shè)計(jì)工具將完成從芯片邏輯部分的概念化設(shè)計(jì)到芯片邏輯門級(jí)表示的工作，其中概念化設(shè)計(jì)由下列任務(wù)組成，系統(tǒng)級(jí)設(shè)計(jì)和分析、寄存器傳輸級(jí)(RTL)設(shè)計(jì)和分析、邏輯綜合和優(yōu)化。前端設(shè)計(jì)可能也包含一些平面布局的設(shè)計(jì)，它對芯片的物理實(shí)現(xiàn)之前的設(shè)計(jì)驗(yàn)證有所幫助。
　　后端設(shè)計(jì)描述了如何使設(shè)計(jì)結(jié)構(gòu)在芯片上物理實(shí)現(xiàn)，關(guān)鍵是芯片的硅內(nèi)核和庫單元的布局和布線。在物理設(shè)計(jì)期間，布局和布線工具比影響芯片時(shí)序的互連寄生效應(yīng)的前端工具有更加精確的功能。這種能力使得布局布線工具在完成設(shè)計(jì)優(yōu)化的同時(shí)，也能定義芯片的物理布局。布局布線工具能夠幫助設(shè)計(jì)者應(yīng)付各種設(shè)計(jì)約束，比如速度、功耗、硅片面積。后端設(shè)計(jì)必須使用能夠精確反映硅片特性的器件和連線模型，這就需要與正在對那種特定芯片進(jìn)行工藝處理的制造商保持密切的聯(lián)系。再次強(qiáng)調(diào)，在這個(gè)領(lǐng)域，EDA設(shè)計(jì)者和硅片制造商之間的合作努力是非常重要的。
　　在芯片設(shè)計(jì)期間，涉及到設(shè)計(jì)驗(yàn)證的工作是最耗費(fèi)時(shí)間的，驗(yàn)證將保證芯片滿足功能、時(shí)序、功率和其他指標(biāo)的要求。驗(yàn)證占用了整個(gè)設(shè)計(jì)時(shí)間的大約70%，因?yàn)樗�必須在所有的設(shè)計(jì)層面上進(jìn)行，包括系統(tǒng)級(jí)、RTL級(jí)、邏輯門級(jí)和物理級(jí)，后面的驗(yàn)證還會(huì)涉及到選擇器件和互連寄生效應(yīng)的問題。

好了，就講到這里，有什么不清楚的地方請?jiān)诒菊舅阉飨嚓P(guān)文章，